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Verilog设计Valid-Ready握手协议
我不生产知识,我只是知识的搬运工。
Handshake Protocol握手协议!为了保证数据传输过程中准确无误,我们需要加上握手信号来控制信号的传输。本篇文章使用Verilog设计一个简单的Valid-Ready握手协议电路。
为了保持数据的传输,通常使用握手信号。握手协议的原则是:
当Valid和Ready信号同时高有效时,数据在时钟上升沿传输。
本设计可以实现数据的流入和数据的流出,这样一个双端口握手协议通道传输。
对于Valid和Ready信号的原理类似于FIFO的读写和空满信号,就好像FIFO外边包了一层。
在FIFO的端口信号上加上如上图所示反相器,也可达到握手的效果。
Valid-Ready信号产生有两种情况。
Ready-Before-Valid
Ready-Before-Valid是Ready信号在Valid信号之前有效。如下时序图。
这样设计使得在数据来临之前,通道已准备好接收数据,可以保持通道的最大吞吐量,因为Ready先产生,这个通道保持刷新等待数据。通道作为接受数据端采用这样的设计。
Valid-before-Ready
Valid-before-Ready是Valid信号在Ready信号之前有效。通道作为数据输出端采用这样的设计。收到下游接收端的准备接收信号,才开始吧传输数据。
Valid-Ready协议’Stalemate’情况
Stalemate可以理解为“锁住”。假设我们不遵守上面两种接收端和输出端的设计规则。
输出端用Ready-Before-Valid而接受端使用Valid-before-Ready,就会出现输出端等待接受端给出的Ready来输出数据,但是接收端也在等待输出端给出Valid信号来接受数据。两者都在等待却没有一方先给,所以这个时候这个通道就是无效的,被“锁住”了。
管道停止传输的情况
管道传输空的情况
握手协议的连接
灵活连接
Verilog设计
前面说过握手协议的接口可以在同步FIFO的基础上加以修改,修改电路如图。
assign valid_o = ~fifo_empty; assign ready_o = ~fifo_full; assign wr_en = ready_o & valid_i; assign rd_en = ready_i & valid_o;
这是加了缓存后的设计,也可以直接传输不加缓存直出。
电路如图
module Handshake_Protocol( input clk, input rst_n, //upsteam input valid_i, output ready_o, //downsteam output valid_o, input ready_i, //data input din, output reg dout ); reg full; wire wr_en; always @(posedge clk or negedge rst_n)begin if(rst_n == 1'b0)begin dout <= 0; full <= 0; end else if(wr_en == 1'b1)begin if(valid_i == 1'b1)begin full <= 1; dout <= din; end else begin full <= 0; dout <= dout; end end else begin full <= full; dout <= dout; end end assign wr_en = ~full | ready_i; assign valid_o = full; assign ready_o = wr_en; endmodule
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