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Verilog HDL简称Verilog，它是使用最广泛的硬件描述语言。
诞生时间：1983年。
可以分为5个层次：（自顶向下）
第一层,系统级（system）：用高级语言设计模块的外部性能的模型
第二层,算法级（Algorithmic）：用高级语言实现设计算法的模型
第三层，寄存器传输级（RTL）：描述数据在寄存器之间的流动以及如何处理这些数据的模型。这是其他高级语言不具备的能力
第四层，门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型
第五层，开关级（switch-level）：描述器件中三极管和存储节点以及它们之间连接的模型
注：前三层属于行为级，第四层属于逻辑级，第五层属于开关级
Verilog的特点：
1. 它与C语言相似，语法灵活
2. 能够抽象出电路行为和结构
3. 支持逻辑设计中层次与范围的描述
4. 具有电路仿真和验证机制
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