解决先进 IC 基板 (AICS) 封装的良率挑战

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无论你如何获得新闻，似乎每个人都在谈论人工智能——它要么会迎来生产力的新时代，要么会导致人类本身的终结。无论如何，人工智能时代已经到来，它才刚刚开始对我们的生活、工作和未来产生影响。

为了满足人工智能以及高性能计算、5G 和电动汽车的严格要求，半导体行业正在寻求新的创新，以提高速度、带宽和功能密度，并降低能源使用、成本和延迟。最重要的是：异构集成。为了使异构集成成为现实，后端封装厂使用先进的集成电路基板（AICS）。

在之前的博客中，我们重点讨论了制造 AICS 的主要挑战之一——总叠加漂移。在我们关于封装解决方案的三部分系列的第二部分中，我们探讨了 AICS 封装良率问题及其在培育具有成本效益、值得生产的流程方面的重要性。

首先，AICS 良率挑战在半导体行业中是独一无二的。大多数扇出面板级封装 (FOPLP) 应用的封装尺寸通常小于 10mm x 10mm，并且每个面板的封装数量有数千个，而 AICS 与每个面板的封装相对较少。例如，510mm x 515mm AICS 面板只能容纳 16 个封装 (120mm x 120mm)，而 FOPLP 可以容纳超过 2,300 个封装。这种巨大的差异极大地影响了产量计算；AICS 上的一个有缺陷的封装可能会导致 6.25% 的良率损失，而对于 FOPLP，一个有缺陷的封装可能仅导致 0.04% 的良率损失。随着 AICS 封装尺寸增加到 150mm x 150mm，良率挑战加剧：单个有缺陷的封装故障会导致 11% 的良率损失，

使用 AICS，良率损失的机会明显高于 FOPLP，特别是从缺陷率的角度来看。毕竟，与 FOPLP 相比，AICS 的工艺层要多得多。AICS 设计最多可以有 24 个重新分布层 (RDL)，分布在基板的正面和背面，而 FOPLP 通常只有三到五个 RDL 层。

此外，同时处理 AICS 的正面和背面是另一个独特的工艺要求，它会显着增加因表面污染造成的缺陷而导致产量损失的风险。

在 AICS 生产过程中，主要挑战是实时跟踪整个晶圆厂每一层每块面板的产量。持续进行良率评估的目的是确定最佳晶圆厂负荷以满足生产力目标。完成一个 AICS 的处理需要几周的时间，只有实时了解整个晶圆厂 AICS 库存的良率，才能准确评估生产率。此外，需要根据每个工艺步骤的成本来评估面板产量。例如，如果一块面板的良率是 50%，但在 40 层工艺中仅处于第五层，是否值得进一步加工该面板？面板是否应该报废并重新启动？答案往往是肯定的。

AICS 工艺是后模具工艺，因此在将模具放置在构建的最后阶段之前，面板的价值并不高。就 AICS 制造而言，了解何时报废、重新启动或继续处理低产量 AICS 成为一项业务决策，该决策在很大程度上依赖于准确的产量数据。当然，一旦出现潜在的和实际的缺陷，就需要调查产量损失并找出根本原因。这就是使用先进的自动缺陷分类 (ADC) 和良率分析对于快速成功恢复至关重要的地方。

为了跟踪面板良率，需要一个全面且智能的良率跟踪数据库。该数据库必须能够访问每个工艺步骤中每个面板的检查数据。此外，检测数据必须具有经过培训的 ADC 系统，可以识别致命缺陷。这些致命缺陷，例如 RDL 开路、RDL 短路、通孔缺失和通孔残留，必须以 100% 的准确度进行分类，以便可以自信地识别面板上的每个有缺陷的封装。如果产量低于用户定义的阈值，产量跟踪数据库还必须向用户提供停止生产线的信号。

此外，某些缺陷可能要到流程后期才会显现出来。例如，嵌入 Ajinomoto 堆积膜 (ABF) 中的大颗粒可能不会影响当前的通孔层，但位于颗粒顶部的后续 RDL 图案可能会由于颗粒产生输出而引起 RDL 桥接。离焦光刻条件。

随着行业转向玻璃芯基板（可能允许单面加工），未来的 AICS 工艺可能会变得更加稳健。然而，封装尺寸将继续增大，RDL 将继续缩小到 5μm 的线/间距以下。该技术路线图将需要新的光刻胶和光成像介电工艺。ABF 将不再能够通过激光钻孔支持小于 10μm 的通孔。

对于 AICS 加工来说，良率至关重要，并且比传统 FOPLP 更具挑战性。对 AICS 需求的快速增长、更大的封装尺寸和不断增加的层数推动了精确 ADC 检测和良率分析的紧迫性。如果没有领先的先进封装检测和产量管理系统，就无法及时提高 AICS 制造并保持具有成本效益的生产力。