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报告出品方：东兴证券

以下为报告原文节选

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1. 半导体行业现状：晶圆厂建设成本加大，AI 开支明显提升

在人工智能和汽车电动化、智能化的产业趋势下，半导体增长的逻辑仍在强化，2030 年半导体市场规模有望突破 1 万亿美元。

随着工艺节点的突破，半导体研发投入和晶圆厂建设成本大幅提升，预计 5nm 晶圆厂建设成本高达 54 亿美元。半导体公司由于资本开支巨大，形成了较强的技术壁垒和资金壁垒，它们通过不断地缩短产品的生命周期，并不断地通过技术创新来保持产品竞争力。随着工艺节点的突破，半导体设计和研发投入对应的资本开支大幅提升，例如 65nm 工艺研发设计成本约为 2800 万美元，而 5nm 工艺相关的设计和研发成本为 5.4 亿美元；与此同时，65nm 到 5nm 晶圆厂建设成本也从 4 亿美元提升至 54 亿美元。

晶体管微缩、3D 堆叠等技术创新使得 CMOS 先进工艺方面的投资加大，2024-2027 年半导体制造设备市场有望保持持续增长。

半导体公司 AI/ML（人工智能/机器学习）有关的 EBIT 快速增长，预计 4 年以后有望增加至每年 850-950亿美元。半导体公司每年 AI/ML 贡献的 EBIT 目前来看为 50-80 亿美元，在未来 2-3 年将会产生 350-400 亿美元。而 4 年以后有望增加至每年 850-950 亿美元。

AI 在整个半导体产业链中，对于制造的 EBIT 影响最大，约为 380 亿美元，未来芯片研发和设计成本有望降低。制造业将在 AI/ML 中明显受益，特别是考虑到了资本开支、运营支出和材料成本。AI 对于半导体制造产生的贡献最大，约为 380 亿美元。同时受益于芯片设计和验证自动化，芯片研发和设计成本也相应降低。

随着 GPU、ASIC、通讯设备和高带宽 DRAM 用量增加，下游工业、消费电子和计算领域对应的 AI 半导体销售额快速增长。

在数据中心侧和边缘侧，不同类型芯片的占比不同。在数据中心侧，推理和训练芯片 ASIC 芯片占比大幅提升；而在边缘侧推理芯片 GPU 大幅提升，训练芯片 FPGA 占比大幅提升。

2. AI 半导体：新结构、新材料和新工艺

随着 AI 半导体晶体管数量增加，通过引入 MPU（微处理器）、增大芯片面积，算力将会大幅提升。我们接下来对于 AI 半导体的新结构、新工艺和新材料等产业趋势进行前瞻性分析。

2.1 新结构：晶体管微缩、存储器件堆叠，使用 MIMCAP 结构

随着 AI 半导体技术发展，半导体器件结构更加复杂，由 FinFET 到 GAA，再到 CFET 转变。1999 年，胡正明教授正式发明 FinFET（鳍式场效应晶体管），相比平面 FET 的平面设计，FinFET 为 3D 立体结构，消除了平面 FET 的短沟道效应。但当工艺节点达到 5 nm 之后，FinFET 结构无法提供足够的静电控制。
GAAFET(Gate-All-Around FET)把栅极和漏极从鳍片变成了纳米线，栅极对电流的控制力进一步提升。据IMEC 数据，GAA 预计将于 2024 完成，采用 2nm 节点取代 FinFET 技术。而 CFET 采用多层纳米片替代GAA 中的纳米线，更大宽度的片状结构增加了接触面，器件结构继续微缩。

GAAFET的器件结构中，沟道外延层、源极/漏极外延层出现了多层结构，高性能/高带宽的DRAM使用High-k材料和金属材料，而这些材料和工艺都需要更多的 ALD 和 PVD 外延工艺。

ALD 设备行业是薄膜沉积市场中增速最快的细分板块，随着器件复杂性增加、引入 3D 结构，新材料的种类与用量均有所增加。

另外，在存储端，随着生成式 AI 的发展，大容量数据高速运转，DRAM 芯片使用 HBM（High Bandwidth Memory）结构来降低互联的延迟。DRAM 从平面结构转换为 HBM 结构，可以大幅降低互联长度、采用 TSV互联的方式提高数据传输速度、降低散热和耗电量、增加 TSV 结构中的硅面积。

通过将外接电路和存储阵列晶圆键合在一起，3D NAND 芯片将具备更高的存储密度和更快的数据传输速度，3D NAND 的性能明显提升。

随着 AI 半导体的发展，未来将更多采用 3D 堆叠和低温/复杂器件结构，NAND flash 增加至 500 层以上，DRAM 由 2D 向 3D 结构转变，更多采用低温工艺/复杂器件结构。

AI 半导体增加了 MIMCAP 结构（Hf 基 ALD 介质层），其中 MIM 为单元电容器。AI 半导体将 MIMCAP 放在金属堆栈的上层来增加存储，而 Graphcore 在 N7 上将一些 MIM 电容器从金属堆栈的上层迁移到单独的芯片中，从而使它们更大并且更不易受到干扰，这种技术使性能提高 30%。

2.2 新工艺：FEOL 采用 HKMG 工艺，BEOL 采用背面供电工艺

逻辑器件制造可分为前道（FEOL）、中道（MOL）和后道（BEOL）工艺。FEOL 主要是在 Si 衬底上划分晶体管的有效区域（active area），离子注入实现 N 型和 P 型区域，其次是栅极生长，最后完成源极和漏极的制备；而 BEOL 主要是金属互连工艺，通常采用大马士革工艺。

栅极生长是晶圆制造的关键工艺，SiON/Poly栅极集成解决方案存在一定局限性，随着 SiON 厚度不断降低，这会导致更多功率损耗，HKMG 方案能较好地解决这些问题。栅极由绝缘膜（栅氧化层, gate oxide）和电极（栅电极, gate electrode）组成，栅氧化层由 SiON 氧化物绝缘体和聚硅基电极组成。随着晶体管的微缩，源极和漏极之间的距离越来越近，电流移动速度加快，施加在栅极上的电压降低。为了在较低电压下提高性能，必须减小栅氧化材料(SiON)的厚度。但随着 SiON 厚度不断减小，栅氧化层的可靠性也会降低，从而导致了更多功率损耗，这也限制了厚度的进一步减小。
这使得高 k/金属栅极（HKMG）的集成解决方案应运而生，该解决方案将高介电常数栅氧化层与金属电极相结合，较好解决了以上功率损耗的问题。通常情况下，基于 Hf 的栅氧化层用于高温半导体制造工艺，因为它们可以确保自身和硅的热稳定性。为了防止现有多晶硅电极材料与高 k 栅氧化层之间的相互作用，必须引入金属电极来代替多晶硅。

HKMG 可以实现晶体管栅氧化层厚度减少，并通过提高晶体管速度和 Vdd 微缩来降低功耗。针对 HKMG 优化的设计方案，可以有效控制泄漏电流，较之 poly/SiON，SK hynix 产品速度提高 33%，功耗降低 25%。

另外，背面供电工艺将电源线移动到芯片“背面”的方法，使芯片“正面”专注于互连，英特尔背面供电方案 IR 降低了 30%，每个核心单元的性能提高了 6%。随着芯片性能要求越来越高，晶体管越来越小，所需提供电流的互连越来越紧密，线路和过孔的进一步拓展也将导致更高的电阻和布线拥塞。英特尔“背面供电”方案将电源线移动到芯片“背面”，从而使芯片“正面”专注于互连。当能量流过电线时，电阻会随着电线变得越来越小而增加。英特尔 PowerVia 方案 IR 降低了 30%，而每个核心单元的电能利用率提高了 6%。

2.3 新材料：硅材料、Hf、钼金属和 High-k 材料用量增加，封装基板使用量增大

高性能/高带宽的 DRAM 需要使用 High-k 材料和金属材料，这些材料和工艺都需要更多的单片 ALD 和外延工艺。高介电常数前驱体（High-k）主要用于 45nm 及以下半导体制造工艺流程，应用于存储、逻辑芯片的CVD 和 ALD 沉积成膜技术，形成集成电路中的电容介质或栅极电介质，解决器件微缩及漏电问题，可减少漏电至传统工艺的 10 倍左右，大幅提升良率。
DRAM 线宽越细，High-k 材料用的越多。未来随着半导体技术的发展，对 High-K 材料的需求将攀升。随着制程微缩，电容的深宽比倍数增加，需要单位价值量更高的 High-k 材料降低高深宽比刻蚀产生的各种缺陷。

另外为了获得更高的性能，小芯片使用量将增多，相应硅片的使用量增大，随着芯片高密度互联，硅面积将增加一倍多。

— 报告摘录结束 更多内容请阅读报告原文 —

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