同样是台积电7nm，苹果和华为的7nm其实不一样

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在谈最先进半导体制造工艺的时候，2019年的SoC似乎绝大部分都可以统归为7nm。但是当我们去细看不同手机SoC甚至PC CPU的工艺制程时，大家的7nm似乎都有些差别。我们汇总如今比较流行的一些SoC，所用工艺制程情况如下：

即便都是7nm，但似乎都有些差异，甚至还有像三星这样只“差”了1nm的8nm方案，这些还是值得我们去研究个中差别的。我们也期望通过粗浅地阐述不同7nm工艺在参数方面的差别，来大致看一看如今的工艺制程有着什么样的市场宣传范式。

通过对不同7nm、8nm工艺的认识进一步加深，也有助于我们搞清楚这些数字实际意味着什么，以及“摩尔定律”背后的这些晶体管现如今究竟在以怎样的步伐迈进。

骁龙855有两种7nm？

台积电（TSMC）是从2018年4月开始大规模量产7nm制程的。在台积电的规划中，7nm是一个相对长期、完整的工艺节点——之前一代是16nm。而此间的10nm则属于短期过渡方案。最早的这批TSMC 7nm方案，即上表中的N7（或N7FF）。它广泛地应用在了高通骁龙855、华为Kirin 990、AMD Zen 2这些SoC产品上。台积电宣称相比16nm技术，7nm约有35-40%的速度提升，或降低了65%的功耗——这个值应用于真实SoC应该是很难真正实现的。

N7仍然采用DUV（深紫外光）193nm 浸没式ArF光刻，这与三星的7nm LPP就有了极大的差别。N7工艺的晶体管gate pitch（栅极间距）缩小到了57nm，interconnect pitch（内连接间距，最小金属间距MMP，M1 pitch）40nm。将gate pitch和interconnect pitch与前代，以及Intel的工艺做对比，大致上是这样的：

图片来源：WikiChip

需要指出的是，上面的数据来自WikiChip[1]，这个数据实际上与各厂商官方给出的数据略有出入，似乎与另外一些研究机构如TechInsights实际给出的数据也不一样。比如就10nm这个节点，台积电最早给出的gate pitch为64nm，interconnect pitch为42nm；TechInsights在研究后认为这个数据不准确，他们更倾向于这两个值分别是66nm与44nm[2]；WikiChip的数据则是66nm、42nm。本文给出的所有数据亦可能都不够准确。

就单个晶体管本身来看，N7晶体管的沟槽接触部分（trench contact）采用钴，代替了之前的钨，这部分的电阻因此可以减少50%。fin 宽度（Wfin）、高度（Hfin）理论上也应当有变化（fin就是指FinFET鳍式场效应晶体管的那个“鳍”，即下图中的橙色部分；浅绿色部分也就是gate）。缩减fin宽度实际上是让沟道变窄了，而增加fin高度仍可维持一个相对有效的整体截面，减少寄生效应的同时可以加强有效电流（Ieff）、有效电容（Ceff）之类的特性。

不过实际上台积电的N7工艺有两种cell方案，分别对应低功耗（HD）与高性能（HP）。上面所述的这些指的是N7 HD低功耗（高密度）方案。这两种不同的cell方案，fin pitch（fin间距，或有译作鳍片间距的）都是30nm，不过gate pitch前者为57nm，后者是64nm。

论及standard cell（标准单元），这两种方案的cell高度分别是240nm（6T/track，track是指走线轨道，信号线通常必须走在track上，standard cell高度可以用多少个track来表示，6T或6 track的意思就是在cell高度范围内必须走6条线）和300nm（7.5T）。HP为10 fin，HD为8 fin。HP高性能cell可达成更高10-13%的有效驱动电流（Ieff），代价是略高一点的漏电流。

很显然，这两种方案的晶体管密度也是不同的。HD低功耗N7的晶体管密度为91.2 MTr/mm²（MTr是指百万个晶体管，这个单位的意思即百万晶体管每平方毫米）；HP高性能N7工艺晶体管密度65 MTr/mm²。这两个数字具体是什么量级呢？这将在后文的对比中提到。

如果你对这些值都没有概念，那么将其反映到更具体的IP或产品大致可了解其价值。高通在2019 VLSI Symposium超大规模集成电路会议上表示，N7工艺让高通的骁龙855获得了30-35%的芯片面积红利（上代骁龙845实际上采用的是三星的10nm工艺），包括逻辑电路、SRAM区域与综合的芯片面积。高通对比骁龙855的典型速度路径下，台积电7nm与三星10nm工艺的速度与功耗曲线。相同功耗下，速度提升10%；相同速度下功耗降低35%。

骁龙855总共是67亿晶体管；其CPU部分分成三组，一个A76大核心（Kryo 485 Gold）主频2.84GHz，三个主频2.42GHz的A76核心为一组，四个主频1.80GHz的A55核心（Kryo 485 Silver）。高通表示2.42GHz的这组核心，在相同功耗下，性能相比骁龙845提升了20%；小核心则提升了超过30%——当然这也并非全部工艺带来的红利，设计IP架构变化也相关。两者分别的贡献在高通看来是一半一半的。

比较有趣的是，骁龙855在CPU制造方案上用到了台积电的上述两种N7方案：其中的一个高主频的大核心（prime core）采用的是HP高性能cell方案，而其他两组核心用的是HD低功耗cell方案。看起来是种相对奢侈的组合方法，在一颗SoC上应用了一种制程的两种方案。所以即便是同一种N7工艺，同代都仍有差别。

改良与进化：N7P与N7+

N7可以认为是台积电7nm的初代方案。去年台积电推出N7P（N7 Performance-enhanced version），或者叫第二代7nm。这是N7初代方案的改良版，仍然采用DUV，相同的设计准则，而且和N7是完全IP兼容的。

N7P做了FEOL（前段工序）、MOL（中段工序）优化，在相同功耗条件下提升7%性能；相同速度下降低10%功耗[3]。iPhone 11系列的苹果A13 SoC即采用N7P方案，今年即将量产的骁龙865也用此工艺——似乎有许多人对于骁龙865未采用EUV表示不解。

而N7+与N7P又是不同的，它在某些关键层真正开始采用EUV极紫外光刻，其大规模量产是从2019年第二季度开始的。N7+按照台积电所说有着1.2倍的密度提升（这里的密度应该就是指晶体管密度），相同功耗下提升10%性能，相同性能下降低15%功耗——所以在整体表现上会优于N7P。台积电当时就宣布N7+工艺制造良率和N7基本差不多。

图片来源：华为

海思Kirin 990 5G版也因此不仅是改换了modem模块，而且在工艺及某些物理层上也是一次翻新。华为在发布Kirin 990系列时就宣称Kirin 990 5G是业内“首个使用EUV工艺打造的芯片”。所以Kirin 990 5G也的确一定程度推高了CPU和GPU的频率，NPU的“大核心”还多加了一个。无奈并没有分析机构给出Kirin 990 4G版本的die shot和芯片面积数据，所以也无法对比N7+在面积效率方面相比N7做出的提升。

值得一提的是，N7+的EUV光刻层是4层：就去年年中的消息来看，台积电还有更进一步的N6工艺节点，会采用更多的EUV层（似为5层），虽然N6也并不是一个长期节点。而且N6在设计准则和IP方面，与N7兼容。也就是说芯片设计可以复用N7相同的设计生态，比如相同的工具，以直接降低开发成本。N7的设计可以在N6节点上再次流片，在EUV掩膜、保真度提升方面也有提升；PODE（poly over diffusion edge）与CNOD（continuous diffusion）standard cell能够达成18%的密度提升。

N6和N7+似乎是两条不同的路径，因为N7+并不能达成N6这样的兼容性，且N7+实际有着密度方面略为领先的优势。这可能也是今年骁龙865并未选择N7+的原因，N7P与未来的架构设计过渡可能将更加平缓。去年5月的财报电话会议上，台积电表示大部分N7客户（而不是N7+客户）最终都将转往N6（6nm）工艺[4]。台积电预计是今年较早时间完成N6的风险生产，到今年年末以前达成良率和产量的提升——这个节点会与N5同期进行。

8nm：只差1nm的距离

和台积电针对7nm的态度不同，三星似乎很早就铁了心要给7nm直接上EUV，而不像台积电那样仍在早期的7nm方案中采用DUV和多重曝光。而在7nm EUV真正成熟以前，其过渡节点是一种名为8nm LPP的工艺，听起来也就少了1nm——虽然如今的这个数字不过就是个营销名词罢了。

采用8nm LPP相对知名的芯片也就是三星自家的Exynos 9820了，即应用于Galaxy S10手机的那款主SoC。在我们先前的对比文章中就不难发现，Exynos 9820相较同代、相近IP方案的产品，在性能和效率方面是多有不及的[5]。这个锅当然不能完全由8nm LPP工艺来背，但8nm LPP也绝对是拖后腿的重要一环。

8nm LPP是三星最后一代完全的DUV工艺技术。三星认为7nm的正确选择一定是EUV，但在10nm和7nm之间又有个空缺位置，所以8nm就诞生了。从一些关键参数来看，8nm LPP更像是三星10nm的改良加强版。即便就其名称来看，它与7nm十分接近。

三星早前宣称，其10nm工艺的gate pitch是64nm，Wikichip从高通获悉实际的值应该是68nm[6]。M1, Mx pitch为48nm（这个值应该可以理解成interconnect pitch最小金属间距）。在8nm这个节点上，这两个值分别是64nm、44nm，相较10LPP节点的确有缩减，但缩减幅度比较有限，相比台积电N7的距离也不小。而且三星8nm LPP的fin pitch相较10nm LPP没有变化。

不过最小金属间距来到44nm这个尺寸，DUV也需要quad patterning（四重曝光）——就这个意义来说，8nm LPP的成本也真的不低。因为ArF光源本身的波长有193nm，要克服衍射效应、光刻更小的图案，业界为此引入了不少方案包括光学邻近效应修正（optical proximity correction）、双重曝光（double patterning）、四重曝光（quad patterning）。在双重曝光的方案上，三星选择的技术叫LELE（Litho-Etch-Litho-Etch），而不是SADP（自对准双重图案曝光）。

这里我们简单谈一谈LELE的原理，借此亦可理解DUV多重曝光的基本思路，即便不同方案的步骤会有差异[7]。首先如上图所示，要有基底（substrate）、图案层（device layer）、硬掩膜（hardmask）。在LELE方案中，如果我们要达成interconnect pitch（最小金属间距）为64nm，那么就有了如下工序。

光刻胶（photoresist）在mask覆盖下曝光，形成需要的图案。由于我们的目标是64nm的interconnect pitch，所以起始图案间距可以控制在128nm（左上图：Litho 1）；随后就将图案，通过第一次蚀刻转到硬掩膜之上——残留的这层硬掩膜会作为后续步骤的掩膜存在（右上图：Etch 1）；用另一组图案和光刻胶，重复该过程，仍采用相同的128nm图案间距进行光刻（左下图：Litho 2）；最后再用硬掩膜和光刻胶作为蚀刻掩膜，二次蚀刻后就在下面的图案层形成了所需的图案（右下图：Etch 2），由于两次litho-etch（光刻-蚀刻）操作，就形成了64nm的interconnect pitch。

在10nm制程上，三星用到了三重曝光LELELE。三星在8nm节点上也并没有采用如今广为人知的SAQP（自对准四重图案曝光），而是LELELELE（四次LE）。三星也是行业内第一家采用LELELELE做多重曝光的，这种方案带来了更大的设计弹性，不过实际也伴随更大的复杂性和问题。

在8nm这代工艺节点上，三星也提供两种standard cell方案，分别是HD高密度、uHD超高密度。其中HD cell和10nm LPP节点一致；uHD是全新的cell方案，去掉一个P fin，cell高度缩减至0.9倍。三星宣称这种方案比之前的10LPP cell缩减了15%的逻辑面积。上面这张图是NAND2门的10nm HD与8nm uHD工艺对比，还是能够看到尺寸缩减的。

相对更具体地对比一下，三星10nm HD实现的晶体管密度大约51.8 MTri/mm²，8nm uHD可达成的晶体管密度为61.2 MTr/mm²。这个值与台积电N7 HP高性能方案还比较接近，但和N7 HD高密度低功耗方案就有些距离了。

所以Imagination在发布会上说骁龙855的Adreno 640若为100%面积，则Exynos 9820的Mali G76MP12需以184%的面积才能达到相同性能——GPU IP固然也是其中一部分原因，但前者采用台积电N7工艺，后者采用三星8nm LPP工艺，就不同的晶体管密度来看，工艺本身产生的影响也还是比较大的。

如果就晶体管来看，三星宣称8nm LPP的gate长度（Lg）缩减5%，可以造成栅电容（gate capacitance）小幅提升。金属栅堆叠（metal gate stack）也做了进一步的改良，增加驱动电流。

Lg的缩减对于pFET和nFET而言实则也是不对等的，三星为此采用了一些优化方案，包括对源极/漏极蚀刻（source/drain etch）的优化，锗化硅掺杂等。三星宣称pFET的Vt（阈值电压）控制会比10LPP略好。而晶体管的fin则略窄、略高了一点点（三星的第五代fin），改良后可实现对短沟道效应（short-channel effect）更好的控制。还有一些优化方案则着力于减少导通电阻，pFET和nFET的接触电阻有不同程度减少。

在上述各项提升后，三星宣称相同IDDQ（静止状态下VDD电源电流）下环形振荡器AC频率提升8-10%，以及有7-10%的功耗下降。8nm pFET contact与eSiGe（嵌入在硅衬底中、晶体管沟道区域末端处的外延锗化硅）优化，相比10LPP产生了大约5%的DC增益；nFET S/D（源极/漏极）与contact优化，也产生了5-8%的提升。

从上述所有改进实则不难发现，8nm LPP还是花了不少资源和投入去做的，甚至是行业内的第一个LELELELE四重曝光方案用于BEOL——之前的10nm都还没有应用四重曝光。或许从这个意义上来说，8nm的称谓大概并没有什么问题。

只是不知道，在同代手机SoC中表现偏弱的Exynos 9820，究竟是IP设计层面的问题，还是工艺层面的问题，亦或两者皆有？

传说中的EUV“真7nm”

有人将Kirin 990 5G的7nm称作“真7nm”，我们猜测这里的“真”指的应该是EUV的应用，因为Kirin 990 5G的N7+的确有多层真正开始采用EUV光刻。以这个标准来看，除了台积电的N7+，三星的7nm LPP也可以认为是“真7nm”了。

VLSI 2018技术大会上，三星呈现了“第二代7nm制程技术”。但在后续10月份的Arm TechCon之上，三星对路线图做了更新，最初的第二代7nm制程，似乎已更名5nm LPE（三星以前就有这种传统）。而原本三星7nm节点，还区分初代7LPE和二代7LPP，现似已被统称为7LPP。在设备生产细节方面，7LPP与8LPP在很多方面是共享了技术的，所以8nm LPP很大程度上也是在为三星7nm工艺积累经验。

大会上呈现的三星7nm LPP的关键参数如下：

这组数据现在看来可能并不准确——尤其是在三星后续更新了路线图和节点规划之后。但如果就这组数字来看，是优于8nm LPP和台积电的N7、N7P的。。如果从standard cell来看，其高度缩减还是相当之大的，达到了243nm（6.75T），是8nm LPP的64%，10nm LPP的58%。一个NAND2 cell面积为0.0394μm²，是8nm与10nm的54%和46%。

在谈最先进半导体制造工艺的时候，2019年的SoC似乎绝大部分都可以统归为7nm。但是当我们去细看不同手机SoC甚至PC CPU的工艺制程时，大家的7nm似乎都有些差别。

如图中标注的那样，上面这些参数仍然是7nm HD高密度方案，除此之外还有常规的HP高性能方案，cell为3+3-fin（3 P Fins, 3 N Fins），所以10fin的cell高度为270nm（7.5T）。

此外，7nm LPP有两层应用了单次曝光EUV。因为EUV显著更短的波长，就不需要再像上述8nm那样以DUV做多次曝光了，自然也就降低了形成图案的复杂性。不过需要注意的是，如今的7nm EUV也就是替代了某些层的多重曝光。比如在三星7nm LPP中，晶体管fin的制造仍然采用相对传统的ArF SAQP四重曝光方案。但无论如何，EUV的采用都大大减少了制造工序和掩膜的使用。配合形成图案的设计复杂度会下降。

来源：”Progress in EUV lithography toward manufacturing”, Proc. SPIE 10143, Extreme Ultraviolet (EUV

另外，EUV带来的价值还包括（1）图案保真度会明显更高。传统多重曝光技术的一大问题就是图案保真度并不好，比如像上面这个图案一样，最终获得的图案与预期存在出入。三星表示，EUV 2D保真度相比ArF多重曝光要优秀70%；

（2）设计弹性更大，比如双向金属配线（bi-directional metal routing），路径、配线会变得更简单；（3）更紧致的关键尺寸分布（CD distribution）；（4）在SRAM cache存储部分，单次曝光2D EUV，布局图案变小至多50%，所以三星目前在SRAM部分相较其他竞争对手的同代工艺有着最高的密度，bit-cell尺寸为0.0262μm²。

针对密度增加，三星还为7nm LPP增加了一些特别的结构方案，比如说cell高度缩减——而且是只有EUV可以做到的；7nm LPP还重新引入了SDB（single-diffusion break，single dummy gate单虚拟栅）。

如果我们对旧数据做个粗略的统计，则三星7nm LPP在晶体管密度方面，相比台积电N7工艺略有优势，但不及同样用上了EUV的N7+。WikiChip在去年10月最新的预计为三星7nm LPP HD高密度cell方案的晶体管密度在95.08 MTr/mm²，而HP高性能方案的晶体管密度则在77.01 MTr/mm²。

来源：WikiChips（注：我们对本图进行了二次演绎）

上面这张图并没有算上台积电的N7+（和N6），若按台积电宣称N7+的密度增加20%来算，台积电N7+的晶体管密度应该显著高于三星的7LPP HD高密度cell方案，低于三星6LPP HD（密度提升18%）。另外，仅以密度判断工艺成熟与否也是不科学的，这些数据仅作为参考。

目前比较知名采用三星7nm LPP工艺的芯片应该就是Exynos 9825了——即应用于Galaxy Note 10手机的那颗SoC。实际上，Exynos 9820与9825是非常利于对比三星8nm与7nm工艺差别的两款SoC，因为9825实际各个层面的提升都不大，基本只有CPU的一组核心略加了频率。不过市面上还没有Exynos 9825的详细数据，比如die size；从NoteBookCheck的测试数据来看，两者未能表现出大差别。

Exynos 9825更像是三星的练手之作：三星似乎一直有这样的传统。多年前Exynos 5430，就各部分设计IP看来属于Exynos 5422（Galaxy S5）的小升级；不过5430实际是三星在20nm工艺上的第一次练手，这颗芯片也从未大面积铺货，而作为从中学习经验的产品：Exynos 9825看起来也是如此。

无论今年苹果A14将采用何种工艺（传言称由台积电N5节点全包揽），以及7nm这个节点的寿命还有多久，跨入EUV的厮杀显然已经由Kirin 990 5G、Exynos 9825这些非大量出货的SoC吹响了号角，7nm也是台积电和三星练手EUV的第一步。有关另一个尖端制造工艺的参与者：Intel的10nm与7nm，我们还将在未来的文章中做进一步的介绍。

更新：三星在后续发布的5nm、4nm路线图中，更新了其7nm LPP工艺节点的信息（早前三星定义的7nm第二代，如今似已明确为5nm LPE，原本的7nm LPE初代则已成为明确的三星7nm节点——且当前已不分LPE与LPP）。因此本文最初呈现三星7nm LPP的数据有误，现已在文中更正了三星7nm LPP节点的晶体管密度。请注意，初版数据与本文更新后的数据出入较大。