ACTEL公司FPGA芯片的时钟管脚配置方法

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在FPGA设计中最好的时钟方案是由专用的全局时钟输入引脚驱动的单个主时钟去控制项目中的每一个触发器。FPGA芯片都具有专门的全局时钟引脚，它直接连接到器件中的每一个寄存器。这种全局时钟网络资源提供了器件中最短的时钟到输出的延时，且到达每一个寄存器的始终偏斜最小。此外，还具有低占空比失真的优势，有助于维持稳定的时钟周期和提高电路的可靠性。

全局时钟资源的有效利用是FPGA设计中的关键环节，它不仅影响电路的性能和稳定，还涉及到系统的功耗和成本。针对航天器上经常使用的反熔丝型FPGA（进口型号A54SX系列和国产型号JRTA54SX系列等）和proasic3e系列，就之前工作中遇到的几种情况简要介绍（开发软件版本为libero9.2）。

一、硬件外围时钟输入脚连接至芯片的硬时钟管脚（HCLKBUF资源）

这种情况不需要特别处理，按正常情况编写代码即可。在管脚配置窗口，可以看到管脚号只能选择全局时钟管脚的专用引脚（例子里为芯片A54SX72A的82管脚）。

二、硬件外围时钟输入脚连接至芯片的可选时钟管脚（CLKBUF资源）

这种情况下，代码中需要插入CLKBUF的原语部分，如下图所示。w_clk为外部时钟输入信号，p_clk为内部使用的全局时钟信号。

通过插入原语CLKBUF的方法，在管脚配置窗口，可以看到管脚号可以选择全局时钟管脚的复用引脚（例子里为芯片A54SX72A的180、181管脚）。

三、硬件外围时钟输入脚连接至芯片的普通IO管脚

这种情况下，代码中需要插入CLKINT的原语部分，如下图所示。w_clk为外部时钟输入信号，p_clk为内部使用的全局时钟信号。

通过插入原语CLKINT的方法，在管脚配置窗口，可以看到管脚号可以选择芯片的任意可选管脚，而不是仅局限于管脚82或者180/181。

重要说明：1.设计师在设计时钟方案时请尽量优先选择第一种方式，因为第二、第三种方式中，芯片的HCLKBUF资源是不能被使用的；2.使用第二、第三中方式时，要声明所使用的器件族原语库（示例：LIBRARY a54sx;）；3.被声明的原语库名称（示例：a54sx）不能以数字开头；4.要使用的器件族原语库可以在电脑的相应安装路径下寻找（C: \Libero_v9.2\Designer\lib\actel\vhdl）。