从IEDM，看芯片技术路线图

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随着业界不断追求更小、更密集、更便宜和更快的半导体器件，戈登摩尔的精神将继续存在。了解这些发展的首要场所是国际电子器件会议 (IEDM)，今天我们想对今年半导体器件微缩未来的发展进行综述。

我们将讨论人工智能不仅仅是一个流行词（尽管它通常是一个流行词）的一些主题，包括英特尔在使用扩散模型（diffusion models）来提高工艺良率方面的创新工作。

涵盖的主要主题将是对台积电、英特尔和三星在 2D 材料、CFET 和背面供电方面的 2 纳米以上进展的高级逻辑回顾。应用材料公司展示了其 2 纳米及更高工艺金属互连的新套件，这可能会推动份额增长。

另一个最令人兴奋的领域是存储。美光推出了一种非易失性 FeRAM，其密度比世界上最密集的 DRAM 还要高，并且性能在一个数量级之内；SK Hynix 展示了他们的 HBM4 混合键合计划、倒装芯片 MR-MUF 与 TCB 计划；三星通过多种晶圆堆叠形式实现超过 1,000 层 NAND 的计划；Kioxia 展示了世界上最密集的大批量生产级 NAND 及其 CBA 方法。

下面，让我们进入正文。

英特尔生成式人工智能提高工艺良率

英特尔展示了用于预测设备变化的深度生成模型的早期工作。每一代芯片的复杂性增长都远远超过晶体管数量，并且 Cadence 仿真/模拟盒（emulation/simulation box）的数量持续爆炸式增长。Nvidia 正在尝试引入 GPU 来改善这一流程。

现有的 EDA 受益于良性循环，其中计算能力的提高可以实现更好的建模，从而进一步提高计算能力。从某种意义上说，它与生成式人工智能缩放法则相同，尽管目前要温和得多。利用人工智能设计更好的人工智能加速器芯片正在迅速发展，英伟达和谷歌遥遥领先。

将生成式人工智能引入制程和设备建模显然是第一步，因为这是一项数据极其密集的任务，芯片制造商可以随时获得大量高质量（相对于其他应用程序）的数据集。更高的工艺产量和更快的周期时间的好处很容易量化并转化为收入。

虽然仍处于开发早期，但英特尔为此展示了实施 GenAI 模型的可喜成果。初始测试使用两种不同的模型类型进行：生成对抗网络 (GAN：generative adversarial networks ) 和扩散模型（diffusion model）。

GAN 模型是一种流行的架构，常用于图像、文本和音频生成器，需要与真实样本非常相似的合成样本。它们由 2 个深度神经网络组成：生成器和鉴别器（generator and discriminator）。生成器从随机噪声中创建假样本。这些假样本与真实样本一起输入到鉴别器，鉴别器试图辨别真假。本质上，生成器试图欺骗鉴别器，因此是生成对抗网络的对抗部分。

通过训练，生成器输出样本的质量将接近甚至与真实的没有区别。然而，GAN 模型很容易出现模式崩溃（mode collapse）。这意味着它们的输出无法复制输入分布函数的整个空间；简单来说，这意味着输出往往看起来相似。虽然这对于许多流行的消费应用（例如图像生成）来说不是问题，但对于芯片设计和工艺建模来说并不可行。

关键的区别在于，在此模型设置中，过程良率是由分布的长尾定义的，因此未能复制这些意味着模型无法正确预测良率。

扩散网络（Diffusion networks ）更适合这项任务。添加噪声的真实样本用于训练模型，模型学习对它们进行去噪。至关重要的是，该应用中的扩散网络能够复制样本数据分布的长尾，从而提供制程良率（process yield）的准确预测。

在英特尔的研究中，设计阶段使用的 SPICE 参数作为设备仿真的一部分，被用作深度学习模型的输入。其输出是设备制造时的预测电气特性或 ETEST 指标。结果表明该模型能够正确预测 ETEST 指标的分布。电路良率由该分布的尾部定义。因此，通过正确预测 ETEST 指标的分布，模型可以正确预测良率。

这里的潜力是显而易见的：在设计阶段更好地优化芯片良率意味着更低的成本。更少的掩模重新设计、更短的开发时间以及最终更高的良率对于可以将模型实施到其 PDK/设计流程中的代工厂和设计团队来说都是强大的差异化因素。

英特尔目前的工作正处于研究阶段，但预计所有主要晶圆厂和设计公司都将致力于将类似的技术工业化。这些基础数据受到严密保护，因此对于初创公司甚至无晶圆厂设计公司来说，想要访问所有数据都非常困难。从这个意义上说，英特尔作为 IDM 是有优势的。如果能够获得这些数据，那么这里就是企业家创办公司的最佳场所。

逻辑缩放：2D 材料

多年来，逻辑扩展一直是行业的核心。尽管最近的扩展步伐有所放缓，但它仍然是半导体经济持续改善的关键驱动力之一。IEDM 传统上是芯片制造商展示其工艺路线图实现进展的场所。

当前的开发工作主要集中在 2 个领域：x 和 y 方向的传统水平缩放以及 3D 堆叠（z 方向）。

对于水平扩展，环栅 (GAA) 将使“2nm”级节点的尺寸继续缩小，就像 FinFET 正在失去动力一样。这些 2nm 级节点将于 2025 年在英特尔和台积电进入大批量生产。三星的 3nm 也有全栅极晶体管，但尽管声称大批量生产，他们仍然没有发货任何功能齐全的芯片，即使是在他们自己的智能手机中。

许多新的开发都集中在进一步缩小 GAA 架构，因为现有材料将在本世纪末耗尽。这将需要转向奇异的“2D”材料——首先是过渡金属二硫属化物（TMD：transition metal dichalcogenide）单层，然后可能是碳纳米管。

在垂直方向，第一个堆叠晶体管架构即将实现。当我们介绍台积电、英特尔和三星的更新时，我们将更详细地介绍每一个想法。

2D 沟道材料预计将成为 GAA 架构的下一步发展步骤之一。最初，GAA 工艺将使用硅 (Si) 通道，与传统 finFET 相同。然而，随着硅沟道的接触电阻和寄生电容在较小尺寸下增加，将需要具有更好电气性能的新材料来继续缩小尺寸。一旦 10A (1nm) 节点到来，大约在 2030 年的时间范围内，这种转变可能是必要的。

TMD 单层，俗称“2D 材料”，由于它们只有几个原子厚，长期以来一直被认为具有所需的特性；随着二维材料制造工艺工业化的发展，芯片制造商似乎已经集中在 TMD 上。需要强调的是，它不是通常被认为是圣杯的碳纳米管，而是用于N 型金属氧化物半导体 (NMOS) 的MoS2和用于 P 型金属氧化物 (PMOS) 器件的WSe2。

这些材料只有几个原子厚，制造起来当然具有挑战性，人们正在竞相寻找大规模生产它们的可靠方法。

TSMC 展示了使用单个纳米片沟道制造的工作纳米片 FET (NSFET)。还展示了构建 2 个堆叠纳米片的能力，但没有提及在这些纳米片上构建的任何工作晶体管。关键点在于，二维材料是通过化学气相沉积 (CVD) 直接生长的，而不是像之前那样利用额外的薄膜转移步骤。

生长是二维材料的基本问题。目前尚不存在能够在不可忽略的表面积上可靠地生长二维材料的解决方案。

台积电还展示了一种新颖的“c”形接触方案，这是一种降低接触电阻的方法（较低的接触电阻意味着更好的器件性能），因为“c”形接触围绕沟道，提供更大的接触面积，从而降低电阻。

台积电仅详细介绍了 NMOS 器件，而英特尔则展示了具有 TMD 通道的工作 PMOS 和 NMOS 器件。此外，英特尔在 300 毫米晶圆试验线上制造了这些设备，而不仅仅是在实验室规模。至少就所提出的研究而言，英特尔在 2D 材料竞赛中远远领先于台积电。

然而，值得注意的是，这些都是简单的平面晶体管，没有利用 GAA 架构，并且不是按照几年后 14A+ 节点所需的间距制造的。

令人惊讶的是，三星在 2D 材料方面几乎没有发表任何言论。三星代工业务总裁兼总经理 Choi 博士提到了 2D 沟道材料扩展 GAA 尺寸的可能性，但没有就此主题发表技术论文。尽管是 GAA 的“先行者”，但他们似乎让其他人在 2D 上进行寻路。

奇怪的是，根据 IEDM 上的演示，三星似乎仍未弄清楚他们想要采用 3 种不同类型的背面供电方案中的哪一种，而英特尔和台积电显然已经确定了他们的路线图。

无论取得了怎样的进步，目前我们都处于水平扩展的长尾之中：每一步带来的好处都更少，而且比以前的开发时间更长。3D 堆叠则恰恰相反，这是一种新技术，仅在第一代中就有 1.5-2 倍密度缩放的潜力。

传统上，芯片包含一层 NMOS 和 PMOS，并在其顶部构建必要的连接。制造技术的进步以及超越水平缩放的必要性意味着在彼此之上构建多层晶体管正在成为可能。

逻辑缩放：CFET

第一个自然步骤是堆叠 1 个 NMOS + 1 个 PMOS 晶体管，原因是它们可以连接在一起形成反相器或非门，这是数字电路的基本构建块。更复杂的标准单元也将很难生产。台积电发布了这一概念的精彩说明，以及显示真实事物的透射电子显微镜 (TEM) 图像的合成图。

去年，该领域的大部分工作都是由大学实验室展示的。今年，所有主要逻辑厂商（以及 IMEC）都展示了由其内部研发组织主导的成果，这是迈向商业化的坚实一步。3D 堆叠可能会在 2030 年左右的时间范围内围绕 10A 节点推出。

总的来说，这 4 种方法在架构决策和制造方案方面似乎是趋同的。

英特尔的集成方案特别有趣且值得强调，因为它不仅展示了 CFET，还展示了 NMOS 的背面触点供电和 PMOS 的 PowerVia 背面供电。使用 CFET 时，电力传输问题变得异常困难。

逻辑缩放：热限制和登纳德缩放

未来值得关注的一个关键领域将是热性能。我们看到不止一篇关于缩放促成因素（3D 晶体管堆叠、背面供电、先进封装等）的芯片制造商论文声称热性能没有退化。AMD 发表了一篇论文，从客户的角度非常清楚地表明散热问题需要额外关注。

AMD 的模拟表明，使用背面供电时，性能会下降多达 5%，因为必须对芯片进行节流以避免过热。罪魁祸首是晶圆减薄和键合工艺。虽然需要制造背面器件，但它具有不幸的副作用，即强烈降低器件附近硅的导热率，这意味着器件无法有效散热。

在需要批量晶圆减薄的情况下，3D 封装也遇到了同样的问题：由于热点处的节流，性能损失高达 5%。

请注意，逻辑缩放可能会加剧此问题，因为它对热量产生具有复合效应。不仅电阻会随着器件缩小而增加，从而增加热量产生，而且晶体管密度也会增加，因此在给定区域中产生的热量会更高。登纳德缩放很久以前就出现了问题，但随着每次收缩，它越来越成为一个问题。CFET、3D 堆叠和背面供电等进一步的微缩技术加剧了这些问题。

这个结果有一些有趣的含义。首先，芯片设计流程必须开始将这些问题视为“一级问题”，并使用允许设计人员缓解这些问题的工具；其次，制造方法还应该解决热挑战。根据我们采访过的多位设计师的说法，目前 Cadence 和 Synopsys 提供的 EDA 工具还不能解决相关问题。

逻辑缩放：3D 堆叠

我们只看到一篇论文重点关注后一个主题，即通过先进封装利用普通 3D 堆叠来对抗失控的热密度，这可能是 AMD 所展示问题的完美解决方案。台积电展示了两种应对功率密度增加的方法，两种方法都试图提高晶圆间键合处的热导率，而薄化硅的性能较差。

首先，放置虚拟铜散热通孔 – 本质上是小型“热管”，用于将热量从热点传导走。这显示出出色的热性能，但由于铜也导电，因此尽管没有连接到信号互连中，但这种方法会对电气性能产生负面影响。

第二个也是更有前途的是在键合晶圆之间使用导热层。目前，晶圆之间通过 SiO2 键合进行键合。用具有高导热率的层间电介质 (ILD：inter-layer dielectric) 代替它可以改善散热效果，而不会产生不利的电气影响。

ILD 的好处是显而易见的，但它们并不容易生产。展示了两种候选材料：AlN 和金刚石。台积电在实验室环境中演示了这两种技术，生产厚度为亚微米，具有足够高的导热性，因此可行。

虽然这一过程似乎尚未工业化，但考虑到上述问题，值得关注。我们认为非常值得注意的是，会议上没有对此给予更多关注，也许在 ISSCC 或 VLSI 上会对此给予更多关注。

从制造的角度来看，首先取代纯熔合键合（例如背面电力传输中的熔合键合）可能是有意义的，而不是可能出现键合问题的混合键合中的熔合键合。

逻辑扩展：互连/BEOL

虽然设备扩展似乎受到了所有人的关注，但后端 (BEOL) 扩展也同样重要，甚至更重要。如果信号和电源不能有效地路由到晶体管，那么增加晶体管密度是没有用的。最大的挑战之一是将理论晶体管密度的增加转化为实际设备上布线密度的增加。

扩展这些互连的一个关键挑战是随着“电线”的缩小，电阻不断增加。事实上，这一挑战可能会破坏整个工艺节点：英特尔在 10 纳米节点上的长期挣扎很大程度上是由于尝试在最低金属层上从铜互连转向钴互连。虽然在该间距下钴的电阻比传统铜低，但在实施过程中出现了很多问题，这让他们最终放弃了这一选择。

错误的后端扩展设计决策可能会对芯片制造商造成巨大的价值破坏。因此，新的互连材料和制造方案值得关注。

应用材料公司和 IMEC 都展示了他们的扩展互连解决方案。应用材料公司于 2022 年首次推出氮化钛衬里 + 钨填充物（titanium nitride liner + tungsten fill ），以创建更小、电阻更低的互连。今年，他们指出该工艺现已在一家主要逻辑制造商中进行大批量生产。在此基础上，应用材料公司推出了一种全钨（all-tungsten）互连方案，有望进一步扩展能力。

该演示显然是技术营销，但房间里的台积电和英特尔人员非常密切关注并提出了非常好的问题。

值得注意的是，该方案可以使用应用材料公司的 Endura 工具现场完成，这意味着在构建互连时晶圆不会暴露在晶圆厂环境中。由于互连的氧化，暴露在氧气中会导致性能下降，因此始终保持相同的真空意味着更好的结果：比异位工艺电阻低 20% 以上。

应用材料公司可以以其他公司无法做到的方式将单个工艺模块的许多工具捆绑在一起，这给了他们在生产线后端的早期层（即成本最高的生产线之一）上从其他蚀刻、清洁和沉积提供商那里获得份额的空间。

内存扩展的未来：3D DRAM

人工智能时代计算和存储的内存需求正在爆炸式增长。巨大的内存墙限制了进步美光在一次全体会议上指出，数据增长正在以与计算需求类似的轨迹加速，而且两个斜率都变得越来越陡。

正如逻辑一样，内存扩展需要继续，以便以经济的方式满足不断增长的数据需求。这样做需要在许多领域取得进步。用于控制存储器阵列的逻辑需要相应地扩展，FinFET 将在本世纪末出现在路线图上。

封装技术也将发挥作用，因为内存和计算的更密集集成可以实现更好的系统级性能。

最后是内存阵列本身，其中关键的拐点是 3D DRAM 的插入。这里需要一些背景知识：传统上，DRAM 内存阵列由垂直电容器组成。与晶体管和逻辑一样，存储器缩放很大程度上是通过简单地使设备变得更小来实现的。DRAM 电容器通常是又高又窄的圆柱体。减小它们的直径可以使它们以更高的密度封装在一起，但这意味着它们必须更高才能保持足够的电容——换句话说，它们的纵横比必须增加。

当今的 DRAM 阵列具有极高的纵横比，制造起来非常具有挑战性，就像水平缩放达到逻辑的物理极限一样。生产这些主要是在水平缩小和纵横比持续增长时保持均匀性的问题。

在未来的某个时候，扩展将需要 3D DRAM。这个概念很简单：如果电容器不能做得更小/更高，请将它们水平放置，并将大量电容器堆叠在一起。

这种转变的重要性在于制造方法的差异。相对于现有的平面 DRAM，3D 可能需要减少 50% 的光刻用量，并大量增加蚀刻和沉积工具。从 2D 到 3D NAND 内存的过渡中也发生了类似的重新平衡，并将对 DRAM 设备供应链产生强烈影响——当内存周期在 2025 年再次达到顶峰时，市场规模约为 300亿美元。

那么，关键是转变何时发生。美光的全体会议发言人称其为“典型问题”，给出的答案是“10 年内”的严重警告版本。很明显，没有一家主要内存制造商会在 IEDM 上展示严肃的 3D DRAM 论文，因为这是一场将改变市场份额的竞赛。今年，旺宏电子 (Macronix) 推出了一些有关该主题的产品，但三星 (Samsung)、SK 海力士 (SK Hynix) 或美光 (Micron) 都没有推出此类产品。美光科技分享的 IMEC 路线图示例显示了 2030 年至 2035 年之间的模糊时间表。换句话说，短期内不会出现这种情况。

内存扩展的未来：SK Hynix HBM 4 和 MR-MUF

SK Hynix 多次介绍 HBM 封装。其中包括对其 MR-MUF 技术最全面的概述。回顾一下 MR-MUF 是“Mass Reflow – Molded Underfill”的简写，SK 海力士在HBM2e中使用 TC-NCF（Thermo Compression – Non-Conductive Film）。

顾名思义，MR-MUF 使用传统的倒装芯片大规模回流焊工艺来堆叠芯片并形成接头。作为相比，TCB 需要对堆栈上的每一层进行单独的键合工艺，因此吞吐量要高得多，因为它是批量工艺（整个堆栈执行一次回流焊）。

MR-MUF 不仅能提高生产力，还能带来更高性能的 HBM。在芯片之间，环氧模塑料用作间隙填充材料，其导热率比 TC-NCF 中的非导电薄膜高得多。考虑到 GPU 等高功率芯片的散热管理的重要性，这会降低结温，对客户来说是一个重大好处。

海力士通过 MR-MUF 更深入地解决了一些挑战，到目前为止，海力士是唯一一家克服了这些挑战的供应商。他们与供应商共同设计了这些材料，并对其拥有排他性。

首先是控制芯片翘曲的挑战：尤其是对于非常薄的芯片的高独立堆叠。如果翘曲太大，就会导致结形成不正确。TCB的好处 是它能够更好地解决翘曲问题，这也是 TCB 成为 HBM 封装第一种技术的原因。

这也是为什么英特尔在封装中比其他 OSAT 和代工封装生态系统更广泛地使用 TCB 的独特之处。由于这是他们秘密武器的一部分，细节很少，但海力士的方法是在晶圆背面沉积一层预应力薄膜来控制翘曲。英特尔的做法类似但有所不同，并且也拥有其工艺流程的专利。

另一个挑战是分配 EMC 以填充芯片之间的间隙并确保没有空隙。底部填充胶的作用是为凸块提供结构支撑，但底部填充胶中的空隙会减弱这种支撑。更密集的凸块和更窄的间隙使 HBM 的底部填充胶分配更具挑战性。

为了解决这个问题，Hynix 优化了模具，并发现 EMC 点胶的图案也很关键。结果发现，使用芯片面朝上模具会导致不可避免的空隙，因此必须使用定制面朝下模具。此外，某些分配模式会导致较低的空隙，例如图中最右侧的 Serpentine Imp.2 模式。另一件事是确保 EMC 不会放置在堆叠之间，这会减少气流，导致结构中滞留空气，从而产生空隙。

其实在IEDM上，还有更多先进技术，后续我们再详细介绍。